摘要：鉴于高温恶劣环境下不同晶振搭建的信号源间的频率差不能保持恒定的问题，本文论述了一种基于FPGA技术使用直接数字频率合成技术（DDS）和锁相环技术（PLL）设计工作在恶劣环境下的高协同度信号源的方法。详细阐述了系统的整体结构，系统级性能优化方案和模块级性能优化方案。模拟实际工作环境进行了实验，实验结果验证了设计的正确性。
1 引言
某型号感应测井仪工作于高温环境下，接收机需要两路频率差恒定的信号即接收信号和本振信号，以获取地层信息。这两路信号中，一路信号，经发射机发射后经地层反射由接收机接收；另一路信号是与前一路信号频率始终相差2KHz的本振信号。传统的应用中，两路信号由不同的晶振产生，但是由于该仪器工作环境温度变化大，不同的晶振产生的温飘不同，导致两个信号源产生的信号频率差不恒定。因此需要设计在高温恶劣环境下频率差始终恒定的信号源。
本文介绍了一种使用直接数字频率合成技术（DDS）以及锁相环技术设计工作在恶劣环境下的频率差恒定不变的信号源的方法。由于实际工作时有两个接收机，故需要两路本振信号，两路本振信号间相位差可控。系统结构示意图如图1所示：
图1 系统结构示意图
基于系统在恶劣环境下工作的需要，加之很难找到军品级的DDS芯片和PLL芯片，且在此应用中，要求在0.1 s时间内切换使用（6.4 MHz，6.402 MHz），（3.2 MHz，3.202 MHz），（1.6 MHz，1.602 MHz ），（0.8 MHz，0.802 MHz），（0.4MHz，0.402 MHz）共五对频率，再者，我们需要对两路本振频率修改其相位差。所以，我们使用军品级的FPGA+FLASH+DAC的方式自行设计DDS，不仅满足了高温的需要，而且设计灵活，可根据需要自行修改控制方式。再者，目前的主流FPGA芯片都集成了PLL单元，所以在同时需要使用DDS和PLL的应用中使用FPGA是不二之选。
2 DDS和PLL分系统结构设计
2.1 DDS基本原理
DDS的基本工作原理如图2所示：
图2 DDS的基本原理图
DDS的工作原理是以数控振荡器的方式产生频率、相位可控制的正弦波[1]。电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器（LPF）。频率累加器对输入信号进行累加运算，产生频率控制数据X（frequency data或相位步进量）。相位累加器由N位全加器和N位累加寄存器级联而成，对代表频率的2进制码进行累加运算，是典型的反馈电路，产生累加结果Y。幅度/相位转换电路实质上是一个量化波形存储器，以供查表使用。读出的数据送入D/A转换器和低通滤波器。具体工作过程如下：每来一个时钟脉冲Fclk，N位加法器将频率控制数据X与累加寄存器输出的累加相位数据相加，把相加后的结果Y送至累加寄存器的输入端。累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，以使加法器在下一时钟的作用下继续与频率控制数据X相加；另一方面将这个值作为取样地址值送入幅度/相位转换电路（即图2中的波形存储器），幅度/相位转换电路根据这个地址输出相应的波形数据。最后经D/A转换器和低通滤波器将波形数据转换成所需要的模拟波形。
相位累加器在基准时钟的作用下，进行线性相位累加，当相位累加器加满量时就会产生一次溢出，这样就完成了一个周期，这个周期也就是DDS信号的一个频率周期。输出频率 与时钟频率 及频率控制字决定的相位增量 （即 ）的关系如下：
（1）
式中N是相位累加器的比特数[2]。
DDS的最小频率分辨率 满足关系：
（2）
2.2 本系统中的DDS系统结构设计
2.2.1系统中的DDS系统结构
在本设计中，DDS电路的主要任务包括：(1).产生两路同频率的本振信号；(2).保证两路本振之间的相位差是可控的；(3).保证两路本振的频率可同时更改。
本设计中，在DDS原理的基础上添加了频率控制字生成电路，相位差控制字生成电路，并生成两路对应于同一频率但对应于不同相位的相位累加值，使用这两路相位累加值作为地址分别查正弦表，再分别进行DAC转换和滤波，则得到两路同频率且具有特定相位差的正弦信号。其原理框图如图3所示.
图3 DDS系统结构设计图
设计中采用ALTERA公司的FPGA芯片CYCLONE EP1C6T14417、以及CYCLONE EP1C6T14417的配置芯片、AD公司的高速DAC AD5447YRU来实现DDS芯片的功能，累加速度为40MHz，相位累加器的位数为48-bit，截取高13-bit作为RAM查找表的地址，波形数据存储深度为2K*12bit（存放1/4个周期的波形数据），DAC精度为12-bit。
2.2.2 DDS中的相位累加器设计
相位累加器是DDS的核心，如何保证高的累加速度是一个关键的问题。为了进一步提高速度，设计相位累加器模块时并没有采用FPGA单元库中的48位加法器，因为尽管可以很容易地使用进位链实现48位的相位累加器，但当工作频率较高时，较大的延时对系统性能有明显的影响[3]，故不可取。本设计中必须设计一个高效的48-bit的加法器作为累加器。要求将输出反馈回来作为下一次的输入，每个时钟周期只执行一次累加操作。
48-bit累加器的具体设计思路为：加入一级流水线来提高运行速度。具体实现时使用了6个8位的累加器以流水线的方式实现48位累加器。经仿真比较，结果表明采用流水线技术可以大大提高系统的工作速度。48-bit的累加框图如图4所示。
图4 48-bit的累加框图
2.2.3. 本DDS中的ROM表设计
由DDS原理可知，相位截断引起所有杂散中的最大幅度，相位舍位每减少1位，杂散改善约为6dB[4]。相位舍位减少便意味着增大ROM容量，在选用合理的器件设法增大ROM绝对容量的同时，还可通过压缩存储数据来等效地增大ROM数据寻址位。
在本设计中，采用了一种简单而直接的压缩方法：只保存正弦波〔0，π/2〕区间的数据，然后利用其波形的对称性来恢复其它象限的数值，这样可得到4:1的数据压缩比[5]。恢复原理为：半周期内，波形对于直线π/2成偶对称，在全周期内信号对于点（π，0）成奇对称，利用这一点可以恢复出完整的波形[6]。
2.3 PLL分系统结构设计
Cyclone™器件内置最多2个增强型的锁相环，它可以提供给用户高性能的时钟管理能力，诸如频率合成、可编程移相、片外时钟输出、可编程占空比、失锁检测、以及差分时钟信号的输入和输出[7]。可见， Cyclone器件内部的锁相环可以简化板级设计的时序问题，为应用提供高性价比的时序控制方案。
Cyclone的锁相环电路具有对时钟合成的能力，这样，内部实际运行的时钟可以不同于输入的时钟频率。每个锁相环可以提供3个不同频率的输出。锁相环通过乘以m或除以比例因数(n x 后比例放大计数器)来实现频率合成，其中的m、 n和后比例放大计数器可以设置成从1到32的参数。
在该机型的设计应用中，我们需要得到的是12.8MHz，占空比为50%的方波信号，因此设计方案为：40MHz*（4/5）*（4/1）得到128MHz的时钟信号，再经过（1/10）的分频模块即可得到12.8MHz的方波信号。该方案的 优点是无论是乘除因子还是结果，都是整数，所以没有舍去、收入导致的误差，而且最终的结果为整数分频输出的电平信号构成的方波信号，对输出的信号具有整形的作用，无论占空比还是正负电平都非常精准[8]。其系统结构如图5所示.
图5 PLL工作原理框图
（1/10）分频电路模块的程序为：
if(rising_edge(c0_in)) then
count_reg:=count_reg+1;
if (count_reg<6) then
squ_out<='1';
else
squ_out<='0';
if(count_reg=10) then
count_reg:=0;
得到的12.8MHz的方波在CPU的控制信号控制下，经后续硬件分频电路生成与本振信号相对应的频率信号。
3 实验结果
实际测试中，将该系统至于可控温的烘箱内，以10度为步进逐渐升温，每个温度点停留一段时间，将信号引线至烘箱外使用TECTRONIX TDS3052b示波器进行实际测试，温度变化范围在25度至85度的情况下，频率差始终维持在2KHz，且信号稳定。而如果使用两块晶振搭建该信号源，那么即使在低温时也不能得到设计预期的频率差，且在温度发生漂移时频率差将漂移变化。
实践证明：使用FPGA芯片，采用DDS技术和PLL技术构建的信号源实现了系统功能，达到了系统指标。
4 结论
在本信号源的设计中采用了一些便于FPGA实现且同时能够有效降低输出杂散的技术，即对DDS相位累加器改进，将ROM数据进行压缩等，从而使开发出的本系统DDS模块性能优良。
该信号源系统消除了不同的晶振协同工作时的不协调问题，提高了系统的可靠性，具有精度高的特点，是一个稳定、有效而实用的系统。且该系统具有现场可升级的能力，性价比高。该系统现已使用在中海油服和电子科技大学联合研制的石油测井仪器中。
参考文献
1 J.Vankka.Methods of mapping from phase to sine amplitude in direct digital synthesis， IEEE
Proc.50th AFCS，1996:942～950
2 H.T.Nicholas，H.Samueli，B.Kim. The optimization of direct digital frequency synthesizer performance in the presence of
finite word length effects， IEEE Proc.42th AFCS，1988:357～363
3 G.W.Kent，Neng-Haung Sheng.A high purity high speed direct digital synthesizer. IEEE Proc. 49th AFCS，1995:207～211
4 李衍忠 蔡英杰 姒强 向敬成 DDS谱质分析及其杂散抑制研究综述
5 褚人乾，蒋兴才，廖湘平.直接数字频率合成(DDS)的频谱特性及其改善方法.通信对抗，1997(2)：10～18
6 L.J.kushner，M.T.Ainsworth.A spurious reduction technique for high-speed direct digital synthesizers， IEEE Proc. 50th AFCS，1996:920～927
7 CYCLONE DEVICE HANDBOOK www.ALTERA.COM.CN
8张肃文，陆兆熊 高频电子线路（第三版） 高等教育出版社 北京 1992.
