摘要：以长春机械科学研究院有限公司研制的全数字冲击试验机的采样要求为设计指标，提出了一种基于FP-GA高速数据采集系统的设计方案，并描述了方案的系统设计和功能模块设计。利用QUARTUS II软件平台，通过SignalTap II逻辑仪观测采集数据，测试结果完全满足系统性能指标要求。
1 概述
数据采集技术是将外界模拟信号转换成数字信号，再由计算机读取后，进行分析和处理，是计算机与外界信息沟通的桥梁。目前，数据采集技术已经广泛应用于空间通信、航空航天、军事科技、汽车电子、医疗设备、机械制造业等领域。随着机械制造业的迅猛发展，对于工业试验机的数据采集的速度和分辨率的要求也越来越高。
本文以长春机械科学研究院有限公司研制的数字化冲击试验机的高速高分辨率数据采集要求为设计目标，介绍了基于FPGA进行综合管理并结合高速、高分辨率AD转换器及FIFO存储器而构成的高速实时采集系统。由于冲击试验瞬间需捕捉大量数据，不仅要求AD转换器转换数据速率非常快，还必须采用数据硬件缓存方式，才能保证数据不丢失地传输到上位机。为此，特选择FIFO存储器，充当AD转换器的后续缓冲器。一般常规系统的数据采集过程中，AD转换往往通过单片机控制来完成。但是，即使单片机的速度再快，数据读取与存储也需要若干指令周期，也不及通过硬件逻辑将AD所采集的数据直接传输到存储器获取的瞬间有效数据量大。近年来，迅速发展的FPGA技术正好适合充当完成复杂、高速硬件逻辑这一角色。它具有丰富的内部逻辑资源、灵活的设计方式、开发周期短等特点，因而在设计高速实时数据采集的场合，可一显身手。
2 系统设计
冲击试验机的数据采集系统主要包括前端信号处理部分、AD转换部分、数据存储部分、FPGA控制部分、电源和总线接口部分，系统的原理框图如图1所示。
2.1 硬件设计
冲击试验机由于瞬间冲击，通过高速力传感器产生模拟信号，经信号放大器放大，AD转换器转换成数字信号，经过FIFO存储器缓存，传输给上位机。
根据长春机械科学研究院有限公司研制的数字化冲击试验机设计指标，AD转换器需要满足16位AD分辨率、1M以上采集速率的要求。高精度AD转换器选择德州仪器公司生产的一款高速高性能逐次逼近模数转换器ADS8422，采样频率可以达到4M，8位/16位并行输出;FIFO采用IDT公司的IDT72V245存储器，存储容量4K，数据宽度18位，可以满足高速ADS8422转换器实时数据采集的数据 缓 冲;FPGA使 用ALTERA公 司 的EP3C25Q240
2.2 采集过程
数据采集系统工作过程如下：首先上位机系统软件完成对采集板卡的连接和配置，FPGA对采集卡进行初始化，并等待开始采集命令;冲击试验开始，FPGA控制电路接收上位机发出的启动采集命令，信号处理电路将接收到的模拟信号进行放大处理，传输到AD转换电路;FPGA驱动AD时序电路，AD转换电路将接收到的模拟信号自动转换成高速数字信号，并将转换后的数据缓存到FIFO中;FIFO的半满标志HF作为AD转换数据传输到上位机的输入信号，当FIFO中的有效数据达到FIFO总容量的一半时，FPGA读取FIFO中的缓存数据，并经过PCI总线传输到上位机，进行数据的处理，从而完成对数据的采集。
3 功能模块设计实现
FPGA控制模块由FPGA主控模块、时钟模块、AD时序驱动模块、FIFO控制模块器等组成。
3.1 FPGA主控模块和时钟模块
主控模块负责接收上位机的控制信号，分配各子模块的时钟信号，控制各模块的逻辑工作，向上位机传输数据。时钟模块，通过PLL锁相环进行分频，以满足各子模块的时钟信号和读写时钟频率。
3.2 AD时序驱动模块
前端信号处理电路将信号放大后传输到高速率、高分辨率的ADS8422进 行A/D转 换。由 于ADS8422采用内部振荡器产生时钟信号，不需要FPGA分频提供时钟信号，所以FPGA直接根据AD时序状态图进行时序驱动控制，实现AD数据转换和传输。
ADS8422的数据采样转换控制时序图如图2所示，数据读写时序图如图3所示，其中，信号含义为：片选信号CS———，转换信号CONVST————————————，读取信号RD———，工作信号BUSY，位选信号BYTE，数据DB。AD的工作转换时序和数据读写采用有限状态机的方式实现。
3.3 FIFO控制模块
FIFO控制模块控制FIFO的读写时序，判断HF半满标志位读取FIFO中的数据。FIFO的写时序见图4，读时序见图5。FIFO的写时序包括写时钟信号WCLK、写使能信号WEN——————、写数据DIN、空标志位FF———，读时序包括读时钟信号RCLK、读使能信号REN——————、读数据DOUT、满标志位EF———，以及读取控制信号OE———。
3.4 试验结果
通过QUARTUS II软件平台，采用verilog语言进行设计，并通过SignalTap II逻辑仪观测实时数据采集，实时数据采集观测图如图6所示。
通过逻辑分析仪分析，FPGA控制模块发送采集命令，AD转换器接收到片选信号CS———，读取信号RD———，开始转换信号CONVST————————————，AD发出工作信号BUSY;FPGA控制模块接收到AD发出的BUSY信号，通知FIFO存储器开始采集数据并存储。当FIFO半满标志位HF发出半满信号，FPGA控制模块开始读取FIFO存储器缓存数据信号，通过PCI总线传输到上位机，分析证明整个系统下载到FP-GA后运行良好
4 结束语
根据全数字冲击试验机的数据采集要求，设计了一种基于FPGA的高速实时数据采集系统。它实现了高速AD转换、FIFO存储器、计算机总线接口三者之间的无缝衔接。它将冲击过程的完整数据，采集到计算机进行分析、计算、处理，并可方便地存储、打印试验报告，应用效果令人满意。
参考文献
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本文作者：田立国 刘东玲 刘 静 张 泳韩 巍 蒋东霖 许太
